VHDL for Simulation, Synthesis and Formal Proofs of Hardware - 9780792392538

Pojawienie się VHDL jako standardu dla języków opisu sprzętu pomogło w rozpowszechnieniu używania takich języków wśród projektantów układów scalonych. Stworzenie standardu nie oznacza jednak, że wszystkie prace zostały wstrzymane. Trwają badania nad użyciem języka i udoskonaleniem standardu. W książce tej przedstawiono najnowsze badania dotyczące czterech kluczowych zagadnień związanych z wykorzystaniem języka VHDL. Pierwsza część obejmuje symulację obwodów przy użyciu języka VHDL, w którym głównymi tematami są synchronizacja i przełączanie. Część 2 dotyczy połączenia syntezy i VHDL w projektowaniu obwodów. Obejmuje to studium przypadku projektowania chipów przy użyciu krzemu 1076. Postępy w formalnej weryfikacji projektów VHDL podano w części 3. Ten stosunkowo nowy obszar wykorzystania VHDL szybko rozwija się i staje się ważnym zagadnieniem przyspieszającym projektowanie obwodów. Ostatnia część dotyczy zagadnień modelowania i projektowania na poziomie systemu. Artykuły do tego tomu opierają się na specjalnie wybranych artykułach z konferencji EURO-VHDL w latach 1990 i 1991. Artykuły te zostały zaktualizowane i rozszerzone, aby zapewnić czytelnikowi aktualny stan wiedzy w zakresie wykorzystania VHDL w projektowaniu obwodów.