VHDL for Simulation, Synthesis and Formal Proofs of Hardware - 9780792392538

VHDL-i kui riistvara kirjelduskeelte standardi tekkimine aitas levitada selliste keelte kasutamist IC-disainerite seas. Standardi loomine ei tähenda aga, et kogu töö oleks lõppenud. Keelekasutuse ja standardi täiustamise alased uuringud jätkuvad. See raamat tutvustab hiljutisi uuringuid nelja VHDL-i kasutamisega seotud võtmeküsimuse kohta. Esimene osa hõlmab VHDL-i kasutavate ahelate simuleerimist, mille keskseteks teemadeks on ajastus ja lülitamine. 2. osas vaadeldakse sünteesi ja VHDL-i kombinatsiooni vooluringide kujundamisel. See hõlmab räni 1076 kasutava kiibi disaini juhtumiuuringut. VHDL-i disainilahenduste ametliku kontrollimise edusammud on toodud 3. osas. See suhteliselt uus valdkond VHDL-i kasutamises on kiiresti arenemas oluliseks probleemiks vooluahelate kavandamise kiirendamisel. Viimases osas käsitletakse modelleerimisprobleeme ja süsteemitaseme disaini. Selle köite kaastööd põhinevad EURO-VHDL-i konverentsidelt 1990. ja 1991. aastal spetsiaalselt valitud ettekannetel. Neid artikleid on ajakohastatud ja laiendatud, et anda lugejale VHDL-i kasutamise vooluringide projekteerimisel praegune tase.