VHDL for Simulation, Synthesis and Formal Proofs of Hardware - 9780792392538

VHDL kā aparatūras apraksta valodu standarta parādīšanās palīdzēja izplatīt šādu valodu lietojumu IC izstrādātāju vidū. Tomēr standarta izveide nenozīmē, ka viss darbs ir pārtraukts. Turpinās pētījumi par valodas lietojumu un standarta uzlabojumiem. Šajā grāmatā ir sniegti jaunākie pētījumi par četriem galvenajiem jautājumiem, kas saistīti ar VHDL izmantošanu. Pirmā daļa aptver ķēžu simulāciju, izmantojot VHDL, kurā galvenās tēmas ir laiks un pārslēgšana. 2. daļā aplūkota sintēzes un VHDL kombinācija ķēžu projektēšanā. Tas ietver gadījuma izpēti par mikroshēmu dizainu, izmantojot silīciju 1076. VHDL dizainu formālās verifikācijas sasniegumi ir sniegti 3. daļā. Šī salīdzinoši jaunā VHDL izmantošanas joma strauji attīstās par svarīgu jautājumu, lai paātrinātu ķēžu projektēšanu. Pēdējā daļā aplūkoti modelēšanas jautājumi un sistēmas līmeņa projektēšana. Ieguldījums šajā sējumā ir balstīts uz īpaši atlasītiem rakstiem no EURO-VHDL konferencēm 1990. un 1991. gadā. Šie raksti ir atjaunināti un paplašināti, lai sniegtu lasītājam jaunāko sasniegumu VHDL izmantošanā ķēdes projektēšanā.