VHDL for Simulation, Synthesis and Formal Proofs of Hardware - 9780792392538

VHDL, kaip aparatinės įrangos aprašymo kalbų standarto, atsiradimas padėjo išplisti tokių kalbų naudojimą tarp IC dizainerių. Tačiau standarto sukūrimas nereiškia, kad visi darbai buvo nutraukti. Tęsiami kalbos vartojimo ir standarto tobulinimo tyrimai. Šioje knygoje pristatomi naujausi keturių pagrindinių su VHDL naudojimu susijusių klausimų tyrimai. Pirmoji dalis apima grandinių modeliavimą naudojant VHDL, kur laiko nustatymas ir perjungimas yra pagrindinės temos. 2 dalyje nagrinėjamas sintezės ir VHDL derinys kuriant grandines. Tai apima lusto projektavimo, naudojant silicį 1076, atvejo tyrimą. Pažanga formalaus VHDL konstrukcijų tikrinimo srityje pateikta 3 dalyje. Ši palyginti nauja VHDL naudojimo sritis sparčiai vystosi į svarbią grandinių projektavimo spartinimo problemą. Paskutinėje dalyje aptariamos modeliavimo problemos ir sistemos lygio projektavimas. Įnašai į šį tomą yra pagrįsti specialiai atrinktais straipsniais iš EURO-VHDL konferencijų 1990 ir 1991 m. Šie pranešimai buvo atnaujinti ir išplėsti, kad skaitytojas gautų naujausią VHDL naudojimo grandinių projektavimo techniką.