Writing Testbenches: Functional Verification of HDL Models - 9781402074011

See teine väljaanne esitleb kõige ajakohasemaid verifitseerimismeetodeid täisfunktsionaalsete esimeste räni-ASIC-ide, kiibil olevate süsteemide (SoC), plaatide ja tervete süsteemide tootmiseks. Kaasatud teemad on järgmised: arutelud openvera ja e üle, lähenemisviisid piiratavate juhuslike stiimulite generaatorite kirjutamiseks, strateegiad katsestendi enesekontrolli tegemiseks, esmakordset edu taotleva kontrolliprotsessi selge plaan, hiljutised edusammud funktsionaalse kontrollimise alal, näiteks katvusepõhine. verifitseerimisprotsess, VHDL ja Verilog keele semantika, semantika on esitatud uutes verifitseerimisele orienteeritud keeltes, stiimuli rakendamise ja disaini reageerimise jälgimise tehnikad, käitumise modelleerimine, kasutades mittesünteesitavaid konstruktsioone ja kodeerimisstiili, ning värskendatud Verilog 2001 jaoks.