Writing Testbenches: Functional Verification of HDL Models - 9781402074011

Šis otrais izdevums piedāvā visjaunākās verifikācijas metodes, lai ražotu pilnībā funkcionējošus pirmā silīcija ASIC, sistēmas mikroshēmā (SoC), plates un visas sistēmas. Iekļautās tēmas ir šādas: diskusijas par openvera un e, pieejas ierobežojamu nejaušu stimulu ģeneratoru rakstīšanai, stratēģijas testbandu pašpārbaudei, skaidrs verifikācijas procesa projekts, kura mērķis ir pirmo reizi gūt panākumus, jaunākie sasniegumi funkcionālajā pārbaudē, piemēram, pārklājuma vadīta. verifikācijas process, VHDL un Verilog valodu semantika, semantika ir parādīta jaunās uz verifikāciju orientētās valodās, paņēmieni stimulu pielietošanai un dizaina reakcijas uzraudzībai, uzvedības modelēšana, izmantojot nesintezējamas konstrukcijas un kodēšanas stilu, un atjaunināta Verilog 2001.